一、数字电路怎样看是多少进制计数器
先判断是同步计数器还是异步计数器：计数脉冲同时接到个触发器，各触发器状态的变换与计数脉冲同步即为同步计数器。
根据电路图写出逻辑表达式，再化简。根据表达式写出逻辑状态表。
最后根据逻辑状态表看是几进制计数器。比如逻辑状态表每过6个脉冲变化一次即为六进制计数器。
扩展资料：
逻辑电路的分析有以下四步：已知逻辑图写出逻辑表达式，利用逻辑代数化简或变换逻辑表达式，列出逻辑状态表，最后分析逻辑功能。
如何构成N进制计数器：利用反馈复位法，即当满足一定的条件时，利用计数器的复位端强迫计数器清零，重新开始新一轮计数。
利用反馈复位法可用已有的计数器得出小于原进制的计数器。
例如用一片T4290可构成十进制计数器，如将十进制计数器适当改接，利用其清零端进行反馈清零，则可以得出十以内的任意进制计数器。
二、数字电路 74160计数器
数字电路的 74160计数器，是10进制计数器，进位端C采用的是超前进位方式，就是你说的不是计10个脉冲进位而是9个脉冲就进位了。进位的目的是向高位进位，使高位加1计一个数。而74160采用超前进位就是为了实现多位计数器级联组成同步计数器，就是多个计数器用同一个时钟信号，只有这样超前进位才可以。按你说的计10数再进位，那只能组成异步计数器。
用下面两位计数器为例说明，当个位计数器为0~8时，C=0，（图中是RCO=0）加到十位的EN=0，十位计数器停止计数。
第9个脉冲到来后，C=1，十位的EN=1，允许计数。但第9个时钟到之前，因十位不允许计数，所以，第9个脉冲到来时，并不计数。而是第9个脉冲过去以后才有EN=1的，才允许计数，但是第9个脉冲已经过去了，所以，是不会计数的。
但第10个脉冲到来时，个位回0，关键是十位允许计数了，就加1了，实现个位向十位的进位，是在第10个脉冲（注意两个计数器用同一个时钟信号）到来时，十位加1，个位回0的。做到了同步计数。个位回0后，C=0，十位又不允许计数了。如此循环计数。
三、数字电路的计数器设计
计数器是一种能够记录脉冲数目的装置，是数字电路中最常用的逻辑部件。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数。
计数器按进位制不同，分为二进制计数器和十进制计数器;按运算功能不同，分为加法计数器、减法计数器和可逆计数器。下面我们以T触发器构成二进制加法、减法计数器为例介绍计数器的原理。
2.计数器原理—加法计数器
用T触发器构成二进制加法计数器，如下图所示。
3位二进制加法器
如上图所示，是由3个下降沿触发的T触发器组成的3位二进制异步加法器，图中各个触发器的J、K输入端的输入信号均为1，主要由脉冲信号控制其输出信号，计数器从Q2 Q1 Q0=000状态开始计数。
Q0、Q1、Q2的工作波形，如下图所示，即在计数输入脉冲CP的下降的触发下，触发器FF0的输出Q0要翻转。0变为1或1变为0。由于CP1取自Q0，所以在Q0的下降沿触发下，FF1的输出Q1要翻转。同理，由于CP2=Q1，所以在Q1的下降沿触发下，FF2的输出Q2要翻转。
若用上升沿触发的T′触发器同样可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改为Qˉ端输出。原因很简单，当低位触发器输出端Q端由1变为0时，Qˉ端的上升沿正好可以作为高位的触发脉冲。
3.计数器原理—减法计数器
如果将T′触发器之间按二进制减法规则连接，就可以得到二进制减法计数器。根据二进制减法计数规则。若低位触发器已经为0，则再输入一个减法计数脉冲后应翻转为1，同时向高位发出借位信号，使高位翻转。
3位二进制减法器
上图就是按上述规则接成的3位二进制减法计数器。图中采用上升动作的D触发器接成的T′触发器，其中所有D触发器的D= Qˉ即成为T′触发器。它的时序图如下图所示
四、数字电路问题 设计十进制计数器 急求
设计十进制计数器大概有以下几种方法：
①用标准的数字集成电路家族来搭建十进制计数器。常用的TTL数字电路家族为7400系列。常用的CMOS数字电路家族为CD4000系列。
②用基本的组合逻辑电路和触发器来实现。利用数字设计中的状态图/卡诺图等综合工具从底层门电路来搭建。
③用硬件设计语言来实现。常见的数字设计语言为VHDL和Verilog
其中最快速有效的方法为利用现有的集成电路来搭建。最常见的计数器数字集成芯片为74LS160和74LS161。本例中就选用常见的74LS161-4位二进制计数器来搭建10进制计数器。并用Multisim仿真软件来验证设计的实际效果。
74LS161的管脚示意图如下：
74LS161的状态图示意图如下：
从状态图可以看出，74161的默认计数从0到15。因此为了实现0到9的计数逻辑，就需要在状态10进行截取。也即在Q=1010的时候，让芯片快速切换至0状态，这样就避免了10～15的计数状态。可以选用2个非门和1个4输入与非门来实现逻辑的切换。译码器捕捉到1010时，快速重置芯片至0000。实现方法为异步重置。当然也可以用同步加载状态方法，原理类似，这里不再赘述。
综上，74LS161十进制计数器的原理图如下：（利用异步清零CLR来实现，图中的RCO为进位输出，这里未连接）
U1：74LS161芯片
U2：脉冲发生器
U3：8位数码管，用于观察计数的输出。
U4：4输入与非门
另外，74LS161十进制计数器，利用加载位LOAD来实现的原理图如下：
观察仿真结果的截图如下，图中显示计数为4.
为了验证设计的实际效果。这里用视频演示的方法，展示仿真的操作细节和LED计数的输出效果：
http://v.youku.com/v_show/id_XMjY1ODczODQyOA==.html
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