一、数字电子技术基础的目录
第1章理论基础
1.1数字电路概述
1.1.1数字信号与数字电路
1.1.2数字电路的特点
1.2数制和码制
1.2.1数制
1.2.2数制转换
1.2.3码制
1.3逻辑函数及其表示方法
1.3.1逻辑代数
1.3.23种基本逻辑运算
1.3.3常用的复合逻辑运算
1.3.4逻辑函数的表示方法及相互转换
1.4逻辑代数的基本定律和规则
1.4.1逻辑代数的基本定律
1.4.2逻辑代数的基本规则
1.5逻辑函数的公式化简法
1.5.1逻辑函数的不同表达方式
1.5.2逻辑函数的公式化简法
1.6逻辑函数的卡诺图化简法
1.6.1逻辑函数的最小项及其表达式
1.6.2逻辑函数的卡诺图表示法
1.6.3用卡诺图化简逻辑函数
1.7具有无关项的逻辑函数及其化简
1.7.1逻辑函数中的约束项
1.7.2利用无关项化简逻辑函数
本章小结
自我检测题
习题
第2章逻辑门电路
2.1二极管和三极管的开关特性
2.1.1二极管的开关特性
2.1.2三极管的开关特性
2.2基本逻辑门电路
2.2.13种基本门电路
2.2.2DTL与非门
2.3TTL逻辑门电路
2.3.1TTL与非门的工作原理
2.3.2TTL与非门的外特性及有关参数
2.4其他类型的TTL门电路
2.4.1集电极开路与非门(OC门)
2.4.2三态门(TS门)
2.4.3TTL与或非门和异或门
2.5CMOS反相器门电路
2.5.1MOS管的开关特性
2.5.2CMOS反相器
2.6其他CMOS门电路
2.6.1CMOS与非门
2.6.2CMOS或非门
2.6.3CMOS传输门(TG门)
2.7正负逻辑问题
2.8门电路在实际应用中应注意的问题
2.8.1多余输入端的处理
2.8.2TTL和CMOS电路外接负载问题
2.8.3TTL与CMOS电路的接口技术
技能训练集成门电路逻辑功能的测试
实用资料速查：集成门电路相关资料
本章小结
自我检测题
习题
第3章组合逻辑电路
3.1组合逻辑电路的分析方法和设计方法
3.1.1组合逻辑电路的基本概念
3.1.2组合逻辑电路的分析方法
3.1.3组合逻辑电路的设计方法
3.2编码器
3.2.1编码器的原理和分类
3.2.2集成编码器
3.3译码器和数据分配器
3.3.1译码器的原理及分类
3.3.2集成译码器
3.3.3数据分配器
3.4数据选择器
3.4.1数据选择器的原理
3.4.2集成数据选择器
3.5数值比较器
3.5.1数值比较器的原理
3.5.2集成数值比较器
3.6算术运算电路
3.6.1半加器和全加器
3.6.2集成算术运算电路
3.7组合逻辑电路中的竞争与冒险
3.7.1产生竞争冒险的原因
3.7.2冒险的消除方法
技能训练1组合逻辑电路的设计与测试
技能训练2译码器的使用
技能训练3编码器、显示译码器及数字显示电路
技能训练4数据选择器
实用资料速查：常用组合逻辑电路功能部件相关资料
本章小结
自我检测题
习题
第4章触发器
4.1触发器的电路结构及工作原理
4.1.1基本RS触发器
4.1.2同步RS触发器
4.1.3主从触发器和边沿触发器
4.2触发器的功能分类及相互转换
4.2.1触发器的功能分类
4.2.2不同类型时钟触发器的相互转换
4.2.3集成触发器及主要参数
技能训练触发器
本章小结
自我检测题
习题
第5章时序逻辑电路
5.1时序逻辑电路的基本概念
5.2时序逻辑电路的分析方法和设计方法
5.2.1同步时序逻辑电路的分析
5.2.2异步时序逻辑电路的分析
5.2.3同步时序逻辑电路的设计方法
5.3寄存器和锁存器
5.3.1数码寄存器
5.3.2移位寄存器
5.3.3锁存器
5.3.4寄存器集成电路介绍
5.4计数器
5.4.1二进制计数器
5.4.2十进制计数器
5.4.3集成计数器介绍
5.5节拍脉冲发生器
技能训练集成计数器及应用
实用资料速查：常用时序逻辑电路功能部件相关资料
本章小结
自我检测题
习题
第6章脉冲波形的产生与变换
6.1555定时器
6.2多谐振荡器
6.2.1由555定时器组成的多谐振荡器
6.2.2石英晶体多谐振荡器
6.2.3多谐振荡器的应用
6.3单稳态触发器
6.3.1由555定时器组成的单稳态触发器
6.3.2集成单稳态触发器
6.3.3单稳态触发器的应用
6.4施密特触发器
6.4.1由门电路组成的施密特触发器
6.4.2由555定时器构成的施密特触发器
6.4.3集成施密特触发器
6.4.4施密特触发器的应用
技能训练555时基电路
读图练习ASCII键盘编码电路
综合训练数字钟的设计与实现
本章小结
自我检测题
习题
第7章数模和模数转换器
7.1D/A转换器
7.1.1二进制权电阻网络D/A转换器
7.1.2R-2RT型网络D/A转换器
7.1.3D/A转换器的主要技术参数
7.1.4集成D/A转换器
7.2A/D转换器
7.2.1概述
7.2.2常用的A/D转换器类型
7.2.3集成A/D转换器及其应用
技能训练1模数转换器ADC0809
技能训练2数模转换器DAC0832
读图练习3位半数字电压表
本章小结
自我检测题
习题
第8章半导体存储器及可编程逻辑器件
8.1随机存取存储器(RAM)
8.1.1RAM的结构和工作原理
8.1.2RAM的存储元
8.1.3RAM的扩展
8.2只读存储器(ROM)
8.2.1ROM的结构和工作原理
8.2.2ROM的扩展
8.3可编程逻辑器件(PLD)
8.3.1概述
8.3.2PAL和GAL
*8.3.3CPLD/FPGA简介
本章小结
自我检测题
习题
*第9章数字电路EDA简介
9.1HDL入门
9.1.1组合逻辑电路设计举例
9.1.2时序逻辑电路设计举例
9.2EDA工具软件MAX+plusⅡ使用入门
9.2.1原理图输入设计方法
9.2.2文本编辑——VHDL设计
本章小结
习题
参考文献
二、数字电子技术基础的化简问题
①解
A异或B可以表示成：AB非+A非B，用这样的形式去掉原式中的“异或”“同或”。再根据摩根定律和逻辑代数的方法一般就可以化简成最简与或式。
如果遇到原式十分复杂的情况，可以用“卡诺图”来化简，其步骤一般是：
（1）将逻辑函数写成最小项表达式
（2）按最小项表达式填卡诺图，式中包含了的最小项其相应位置填1，其余填0
（3）合并最小项，将相邻的“1”圈成一组，每组含2^n个方格，每个包围圈对应一个新的乘积项（即一个最简与或项）。
（4）将所有包围圈对应的乘积项相加。得到最简与或表达式。
②解
几进制的计数器就是看该计数器计数计了多少个数然后返回初值。比如一个计数器从1开始计数，计到11的时候其下一个状态又变成1了，那么就是一个11进制的计数器。
③不好意思，这个我不确定哈，我估计是为了匹配逻辑门的输出电平。可以看成是一个上拉电阻。
④解
首先，逻辑电路的每个状态对应一个圈，圈内的数字是来表示该状态。圈之间一般有箭头，箭头表示状态的转换，即从一个状态转换到另一个状态。箭头上面的数字表示状态转换需要的条件。具体表示的是那个量，还要根据画出状态图的状态表。表头上肯定会写出的。
最后题，解
CP表示Clock Pulse是工作时钟，图示的JK触发器根据JK触发器的逻辑表达式，当J=K=1时，输出的下一个状态=目前状态取非。即Qn+1=Qn非。
三、数字电子技术中,主从JK触发器一次变化现象
1.首先，要明确一次翻转的定义：所谓主从JK触发器的一次翻转现象是在CP=1期间，不论输入信号J、K变化多少次，主触发器能且仅能翻转一次。。
2.其次，必须要明确主从JK触发器的电路结构，才能从根本上解释一次翻转现象，附上电路结构图如图1所示（也经常画成如图2所示，无本质差别，后续讨论以图1为例）
3.依据一次性翻转概念，对主锁存器的工作情况进行分析
在CP=1期间，主锁存器一直在接收数据。以下分情况讨论。
1)当输出Q=0时，图1中S=J，R=0。
a)若S=J=0，则Q'维持；
b)若S=J=1，则Q'置1。
结论：该情况下，K信号不起作用。而J=0时，Q'维持；J=1时Q‘置1。说明，在CP=1期间，无论J和K如何变化，Q'要么一直维持为1，要么由0翻转为1后一直维持为1。
2)当输出Q=1时，图1中S=0，R=K。
a)若R=K=0，则R=S=0，Q'维持；
b)若R=K=1，则R=1,S=0，Q'置0。
结论：该情况下，J信号不起作用。而R=0时，Q'维持；R=1时Q‘置0。说明，在CP=1期间，无论J和K如何变化，Q'要么一直维持为0，要么由1翻转为0后一直维持为0。
扩展资料：
J=K=1时，Qn+1=Qn；
带清零功能的主从下降沿JK触发器
若 Reset=1时：
不论J、K与Qn的值，Qn+1=0。
集成触发器
集成JK触发器的产品较多，以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如下图7.5.6所示。其功能表如表7.5.1所示。
如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以表示不同触发器的输入、输出信号，比如C1与1J、1K同属一个触发器。
综上所述
对主从JK触发器归纳为以下几点：
1.主从JK触发器具有置位、复位、保持（记忆）和计数功能；
2.主从JK触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生；
3.不存在约束条件，但存在一次变化现象。
4.产生一次变化的原因是因为在CP=1期间，主触发器一直在接收数据，但主触发器在某些条件下（Q=0，CP=1期间J端出现正跳沿干扰或Q=1，CP=1期间K端出现正跳沿干扰），不能完全随输入信号的变化而发生相应的变化，以至影响从触发器状态与输入信号的不对应。
参考资料来源：百度百科-JK触发器
四、数字电子技术基础中的触发器
应该这样说：触发器（包括锁存器）有两个互补的输出端Q和Q'，以Q端状态表示触发器的状态。当输入S和R同为有效电平（对于与非门型SR锁存器，S'和R'同为“0”）时，输出Q和Q'均为“1”（这是由自身电路结构决定的），即Q和Q'状态不是互补的了，此时触发器的状态就无法描述，并且S和R同变为无效电平后触发器状态不确定（Q和Q'状态互补），Q和Q'非互补状态称为不定态。所以，一般不允许S和R同为有效电平。
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